LTC2500-32 是一款低噪声、低功率、高性能 32 位 ADC，其具有一个集成的可配置数字滤波器。LTC2500-32 采用单个 2.5V 电源供电工作，具有一个高达 ±VREF 的全差分输入范围，且 VREF 的变化范围从 2.5V 至 5.1V。LTC2500-32 支持 0V 至 VREF 的宽共模范围，从而简化了模拟信号调理要求。

LTC2500-32 同时提供两个输出代码：(1) 一个 32 位数字滤波高精度低噪声代码，和(2) 一个32位无延迟复合代码。可配置数字滤波器通过对来自 SAR ADC 内核的数据流实施低通滤波和降频采样以降低测量噪声，产生了 32 位滤波输出代码。32 位复合代码由一个超范围检测位、一个代表差分输入电压的 24 位代码和一个代表共模输入电压的7 位代码组成。32 位复合代码可在每个转换周期中提供，并没有延迟周期。

数字滤波器是可高度地配置 (通过 SPI 兼容型接口来进行)，并具有许多适合多种应用的独特滤波器类型。数字低通滤波器放宽了对于模拟抗混叠的要求。采用 SYNC 引脚可以很容易地实现多个 LTC2500-32 器件的同步。

• 地震学
• 能源勘探
• 自动化测试设备
• 高准确度仪表

• ±0.5ppm INL (典型值)
• 在 1Msps 时 SNR 的典型值为 104dB
• 在 61sps 时动态范围的典型值为 148dB
• 保证 32 位，无漏失码
• 具同步功能的可配置数字滤波器
  • 放宽的抗混叠滤波器要求
• 双输出 32 位 SAR ADC
  • 32 位数字滤波低噪声输出
  • 24 位差分 + 7 位共模 1Msps 输出和超范围检测功能
• 宽输入共模范围
• 保证工作至 85°C
• 1.8V 至 5V SPI 兼容型串行 I/O
• 低功率：24mW (在 1Msps)
• 24 引脚 7mm x 4mm DFN 封装

LTC2500CDKD-32#PBF，封装：24-Lead DFN (7mm x 4mm w/ EP)，包装形式及数量：管装，52，工作温度：0 to 70C，AD官网报价：48.08（100-499个）；39.61（1000+个）

LTC2500CDKD-32#TRPBF，封装：24-Lead DFN (7mm x 4mm w/ EP)，包装形式及数量：卷带，2500，工作温度：0 to 70C，AD官网报价：48.08（100-499个）；39.61（1000+个）

LTC2500IDKD-32#PBF，封装：24-Lead DFN (7mm x 4mm w/ EP)，包装形式及数量：管装，52，工作温度：-40 to 85C，AD官网报价：53.43（100-499个）；44.01（1000+个）

LTC2500IDKD-32#TRPBF，封装：24-Lead DFN (7mm x 4mm w/ EP)，包装形式及数量：卷带，2500，工作温度：-40 to 85C，AD官网报价：53.43（100-499个）；44.01（1000+个）

DC2222A-A：LTC2500-32/LTC2508-32/LTC2512-24：集成可配置数字滤波器的32位/24位过采样ADC

演示电路2222A内置LTC2500-32、LTC2508-32和LTC2512-24 ADC。LTC2500-32、LTC2508-32和LTC2512-24均为集成可配置数字均值滤波器的低功耗、低噪声、高速32位/24位SAR ADC，采用2.5V单电源供电。下文针对LTC2508-32，但适用于所有器件，主要区别在于采样速率和位数。DC2222A演示了LTC2508-32配合使用DC590或DC2026 QuikEval和DC890 PScope数据采集板的直流和交流性能。使用DC590或DC2026演示直流性能，如峰峰值噪声和直流线性度。如需精密采样速率或演示交流性能，如SNR、THD、SINAD和SFDR，请使用DC890。DC2222A旨在说明此ADC的推荐接地、元件布置和选择、布线和旁路。

DC2390A-A：LTC2500-32 Demo Board | 32-Bit Over-Sampling ADC Multi-Application Demoboard (Requires ArrowSoCKIT)

Demonstration circuit 2390A is a general-purpose test platform for prototyping and evaluating some of the key applications for the LTC2500 family of high resolution, oversampling ADCs. Assembly type A includes two LTC2500-32, 32-bit oversampling ADCs with configurable digital filters, two LTC1668 16-bit, 50Msps DACs, analog signal conditioning, and clock generation. (Other dash options are reserved for future use). All power for basic experiments is taken from the host FPGA board. The digital interface is an HSMC (high speed mezzanine connector), which is compatible with the Altera Cyclone 5 SoCkit and other Altera FPGA evaluation boards that support 3.3V CMOS I/O.

Please click here for the Arrow SoCkit.